Программа синтеза описания схем на языках описания аппаратуры HDL с языка функционально-параллельного программирования "Пифагор"
Первухин Сергей Васильевич
14 сентября 2018
397
| Предметная область | — |
| Отрасли по ОКВЭД | — |
| Страна, регион, город | Российская Федерация, Красноярский край, Красноярск |
| Отличия от конкурентов | — |
| Вид документа об охране ИС | программа для ЭВМ |
| Номер документа ИС | 201561917 |
| Дата регистрации документа ИС | 2015-09-20 |
| Необходимые инвестиции для внедрения | договорная |
| Сроки внедрения | — |
| Стоимость предоставления технологии | договорная |
| Наличие экспертного заключения | Нет |
Польза для потенциального потребителя
Программа предназначена для реализации синтеза описания схемы для сверхбольших интегральных схем (СБИС) с исходного описания на языке высокого уровня «Пифагор». Исходное описание схемы выполняется на функционально-параллельном языке, результат синтеза выдается на языках Verilog/VHDL. Программа реализует проверку исходного описания на пригодность к синтезу, сборку исходного описания из множества функций, назначение типов данных в исходном описании и синтез выходного описания схемы на языках Verilog/VHDL. Программа может использоваться в составе пакета программ для высокоуровневого синтеза СБИС на основе функционально-параллельного подхода.