Вычислительный элемент бимодульной модулярной арифметики

Вычислительный элемент бимодульной модулярной арифметики, содержащий устройство управления, оперативное запоминающее устройство (ОЗУ), постоянное запоминающее устройство (ПЗУ), мультиплексор, отличающийся тем, что в состав вычислительного элемента введен арифметический узел, реализованный с помощью пяти мультиплексоров, двоичного сумматора, двух преобразователей «минус единица», преобразователя «минус р», преобразователя «минус (р-1)», компаратора, логического блока, ПЗУ для хранения таблицы бимодульной пары, блока выходных регистров, причем выход устройства управления соединен с четвертым входом логического блока, управляющим входом ПЗУ для хранения таблицы бимодульной пары и управляющими входами первого, второго, четвертого и пятого мультиплексоров арифметического узла, сигнал с первого мультиплексора поступает соответственно на вход первого преобразователя «минус единица», первый вход двоичного сумматора и второй вход логического блока, сигнал со второго мультиплексора поступает соответственно на вход второго преобразователя «минус единица», второй вход двоичного сумматора и третий вход логического блока, выход первого преобразователя «минус единица» соединен с первым информационным входом третьего мультиплексора, выход второго преобразователя «минус единица» соединен с восьмым информационным входом третьего мультиплексора, выход двоичного сумматора соединен с входом преобразователя «минус р», входом преобразователя «минус (р-1)», пятым информационным входом третьего мультиплексора и входом компаратора, выход преобразователя «минус р» соединен с третьим информационным входом третьего мультиплексора, выход преобразователя «минус (р-1)» соединен с четвертым информационным входом третьего мультиплексора, а на второй, шестой и седьмой информационные входы третьего мультиплексора поступают константные значения, выход компаратора соединен с первым входом логического блока, выход третьего мультиплексора соединен с информационным входом ПЗУ для хранения таблицы бимодульной пары и с первыми информационными входами четвертого и пятого мультиплексоров, выход ПЗУ для хранения таблицы бимодульной пары соединен со вторыми информационными входами четвертого и пятого мультиплексоров, выходы которых соединены с блоком выходных регистров, выход которого является выходом арифметического узла, при этом первый вход первого мультиплексора арифметического узла соединен с ПЗУ, второй вход первого и второго мультиплексоров арифметического узла соединены с ОЗУ, а выход блока выходных регистров соединен с первым информационным входом мультиплексора.